LVDC輸入電平
低壓差分發(fā)信（LVDS）系統(tǒng)（見圖1）運(yùn)行在高數(shù)據(jù)率。這些系統(tǒng)在無(wú)噪聲干擾和VCC穩(wěn)定性方面非同一般，它們?yōu)閮牲c(diǎn)間快速獲得數(shù)據(jù)提供一種簡(jiǎn)易方法。LVDS系統(tǒng)其中一個(gè)設(shè)計(jì)參量是提供給LVDS驅(qū)動(dòng)器輸入的信號(hào)電平。重要的是在閾值電平附近（此時(shí)驅(qū)動(dòng)呂在狀態(tài)間開關(guān)轉(zhuǎn)換輸出）使LVDS驅(qū)動(dòng)器的高電平和低電平輸入保持平衡（對(duì)稱）。
非對(duì)稱輸入影響
非對(duì)稱輸入影響很容易看到。如圖2所示。當(dāng)輸入不在驅(qū)動(dòng)器VTHRES開關(guān)轉(zhuǎn)換電平中心時(shí)，接收器輸出明顯出現(xiàn)失真。
LVDS電平規(guī)范
到3.3V LVDS線驅(qū)動(dòng)器的輸入電平對(duì)于邏輯0為0.0VDC到0.8VDC、對(duì)于邏輯1為2.0VDC到3.0VDC。0.8VDC和2.0VDC之間的輸入電平公平定義，這意味著驅(qū)動(dòng)的開關(guān)轉(zhuǎn)換閾值電平也未定義，但這是不難確定的。加一時(shí)鐘信號(hào)到系統(tǒng)并調(diào)節(jié)輸入電平VIH和VIL，監(jiān)視50%占空因數(shù)的接收器輸出，得到圖3所示的數(shù)據(jù)。圖3中所示的VTHRES值是從VIH和VIL輸入電平計(jì)算的。注意，這可看做為輸入靈敏度，不僅僅適合LVDS驅(qū)動(dòng)器，也適合整個(gè)LVDS系統(tǒng)。計(jì)算結(jié)果表明接近1.35VDC的VTHRES與數(shù)據(jù)（或時(shí)鐘）率無(wú)關(guān)。
幅度和補(bǔ)償
圖4示出當(dāng)輸入電平正在輸入閾值中心時(shí)的驅(qū)動(dòng)器輸出。通道1波形（接近52%占空因數(shù)）是VIH=2.35VDC和VIL=0.35V時(shí)的驅(qū)動(dòng)器輸出，這靠近1.35V閾值附近的中心。注意，圖4中通道2波形（接近60%占空因數(shù)）。這示出對(duì)輸入VIH=2.5VDC和VIL=0.5VDC的驅(qū)動(dòng)器輸出響應(yīng)。這仍然為2.0Vpp幅度，但中心在1.5VDC。結(jié)果是在輸出稍微"不對(duì)稱"。邏輯1寬度增加大約640psec，這是靠犧牲邏輯0的寬度。
當(dāng)采用脈沖分布時(shí)，這種不對(duì)稱不是問題，因?yàn)樯仙拖陆笛厥乔宄头€(wěn)定的。高速時(shí)鐘信號(hào)是相當(dāng)滿意的方波（50%占空因數(shù)），但當(dāng)傳送數(shù)據(jù)（此例為200Mbps)時(shí)這種不對(duì)稱可能成為問題。在200Mbps，每個(gè)數(shù)據(jù)位應(yīng)為5ns寬，圖4結(jié)果示出通道2波形0位為4.36ns（5.0ns～0.64ns）寬、1位為5.64ns（5.0ns+0.64ns）寬。0和1之間的差為1.28ns，對(duì)于VIH=2.5VDC和VIL=0.5VDC，這很符合規(guī)格要求。
只要輸入處在輸入閾值中心附近，其輸出將保持正確的占空因數(shù)和位寬度。在圖5中，通道1是當(dāng)輸入幅度為1.5VDC、補(bǔ)償為1.35VDC（VIH=2.1VDC，VIL=0.6VDC)時(shí)的驅(qū)動(dòng)器輸出。通道2是輸入幅度降到0.5VDC、補(bǔ)償1.35VDC不變化（現(xiàn)在VIH=1.85V，VIL=0.85V)時(shí)的驅(qū)動(dòng)器輸出。對(duì)于傳播延遲或驅(qū)動(dòng)器占空因數(shù)漂移沒有明顯的不同。這些輸入電平不滿足LVDS規(guī)格，但工作很好。
為什么占空因數(shù)變化
此問題的答案示于圖6。在圖6（A）中，輸出電平在閾值中心之上，這導(dǎo)致正占空因數(shù)增加。在圖6（B）中，輸入處在閾值中心處，使占空因數(shù)為50%/50%。在圖6（C）中，輸入電平中心低于閾值，導(dǎo)致正占空因數(shù)減小。圖6（C）也示出驅(qū)動(dòng)器對(duì)輸入信號(hào)的響應(yīng)。對(duì)于NR2數(shù)據(jù)流、占空因數(shù)的變化轉(zhuǎn)換為0和1寬度之間的差。
閾值調(diào)節(jié)
閾值不能調(diào)節(jié)，但輸入電平可調(diào)節(jié)。圖3中數(shù)據(jù)表明：甚至在高發(fā)信率，LVDS驅(qū)動(dòng)器的輸入靈敏度大約為300mV（小于較慢的發(fā)信率）。這意味著在驅(qū)動(dòng)器輸入加上一個(gè)電阻分壓器來(lái)調(diào)節(jié)輸入信號(hào)是可能的。
筆者用VIH=3.5V和VIL=0.5VDC（幅度=3.0V，補(bǔ)償=2.0VDC）仿真100MHz時(shí)鐘分配系統(tǒng)。為使補(bǔ)償電壓降到接近驅(qū)動(dòng)器的閾值電壓，加入圖7所示的電阻器分壓器網(wǎng)絡(luò)。
該分壓器使補(bǔ)償從2.0V降到1.4V，非常接近于驅(qū)動(dòng)器閾值電壓。它也使輸入幅度降低30%，使VIH=2.46VDC和VIL=0.35VDC。
在任何傳輸系統(tǒng)中，到驅(qū)動(dòng)器的輸入電平是影響線接收器信號(hào)輸出質(zhì)量的因素之一。對(duì)于任何驅(qū)動(dòng)器，RS-422，LVDS，SCSI等都是這樣。
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